Simulation und Vorhersage der elektrostatischen Entladung (ESD) für HF-Geräte

Die Prüfung auf elektrostatische Entladung (ESD) wird weltweit von Elektronikherstellern eingesetzt und beinhaltet die Verwendung zahlreicher Normen von Organisationen wie dem American National Standards Institute (ANSI), JEDEC und der International Electrotechnical Commission (IEC), unter anderem. ESD-Tests erfordern den Einsatz vieler Hardware-Prototypen, was zeitaufwändig und teuer ist. Die Möglichkeit, den ESD-Prüfprozess zu simulieren und Positionen in drahtlosen Geräten, die für ESD-Schäden anfällig sind, zu lokalisieren, wäre äußerst wertvoll und ermöglicht es den Ingenieuren, die Anzahl der Prototypen zu reduzieren, die für die Entwicklung von Produkten mit minimalen ESD-Schäden erforderlich sind.  

Diese Präsentation demonstriert eine neue multiphysikalische ESD-Analysefähigkeit, die es ermöglicht, den ESD-Prüfprozess mittels Computersimulation zu analysieren. Dies spart Unternehmen Zeit und Geld, da der ESD-Schutz bereits in der Designphase optimiert werden kann und somit die Anzahl der Prototypen, die gebaut und getestet werden müssen, reduziert wird.